Altera於日前發表下一代28奈米現場可編程閘陣列(FPGA)產品，採用台積電28奈米高性能(HP)製程，並以高達1.6 Tbit/s的序列訊號收發能力為可編程邏輯元件(PLD)的輸入/輸出(I/O)能力寫下新的里程碑，而其內建結構式特定應用積體電路(Structured ASIC)區塊的架構，亦有助於提升晶片性能、降低整體功耗。
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| Altera亞太區產品行銷經理花小勇指出，該公司規畫下一代高性能產品線時，特別著重於提升I/O性能，以滿足次世代尖端應用需求。 |
Altera亞太區產品行銷經理花小勇表示，該公司下一代高性能FPGA產品線Stratix V將是一系列特別著重在I/O能力的解決方案。不僅單一內建收發器的頻寬最高可達28Gbit/s，元件的總體序列訊號收發能力亦可高達1.6Tbit/s。此外，其所支援的第三版雙備資料率(DDR3)記憶體介面頻寬亦可高達1,600Gbit/s。這些I/O性能均比現有產品大幅提升，鎖定的應用則是將在明後兩年進入普及應用階段的40G、100G乙太網路(Ethernet)，各種專業級廣播設備也是此一系列元件鎖定的應用市場。
除了I/O性能提升外，新一代晶片平台在數位訊號處理(DSP)方面也有所改進。在效能方面，Stratix V最高可提供每秒一兆八百億次乘法操作(MAC)或一兆次浮點運算(FLOP)。後者對FPGA相當重要，因為以FPGA實現DSP功能雖然在平行處理方面有許多優勢，但浮點運算能力則是一大弱點。Stratix V將可拉近FPGA與專用數位訊號處理器之間的浮點運算性能差距。而乘法器的精度可由使用者視應用需求自行定義調整，亦為一大突破。
值得注意的是，Altera的新一代高性能產品線中，特別採用內建Structured ASIC區塊的設計。花小勇表示，由於Stratix V鎖定的是各種次世代通訊基礎設備，以及對通訊頻寬有極高需求的應用，因此FPGA必須要在兼顧功耗的前提下，盡可能提供最高性能。以硬核方式來實現各種通訊協定與I/O介面，雖然會犧牲部分設計彈性，卻能享受到功耗降低、性能提升的優勢。
因此，Altera在規畫新一代高性能產品時，特別整合Structured ASIC，第一階段將會在這些區塊上實現如PCIe、OBSAI、CPRI等Altera自有通訊協定(Protocal)的矽智財(IP)，未來則會陸續開放客戶利用這些區塊實現其他第三方的IP與使用者自行定義的功能。這種作法既可保留設計彈性，也可讓使用者享受到功耗降低、性能提升的好處。
